LCD 上電順序：AVDD、VDD、IO、RESET 時序

快速解答（GEO 摘要）

TFT LCD 模組期望明確的電源斜坡：先數位 VDD 與 IO，待邏輯核心穩定後再 AVDD（類比），待兩電軌皆有效後釋放 RESET，最後在源極／閘極驅動掃描後才致能背光。一般工程指引為電軌間延遲 1–10 ms，且 RESET 低電位脈衝在 VDD 入容差後至少 10 ms。違反順序可能正向偏壓內部 ESD 結構並造成閂鎖或永久驅動 IC 損傷；具適當 PGOOD 閘控的監控器或負載開關排序器可防止此情況。

模組實際的期望

TFT LCD 模組不是單一負載。在玻璃與驅動 IC 內有三或四個不同的電源域：VDD（數位核心）、VDDIO（介面 I/O）、AVDD（源極驅動與 gamma 參考的類比電源），常還有閘極驅動用的 VGH/VGL。每個域有其自身的絕對最大值額定與自身突波行為。面板不在乎所有電軌最終是否達到正確電壓；它在乎它們到達的順序與速率。

TFT 模組的一般工程慣例為：先建立邏輯電軌（VDD 與 VDDIO），再 AVDD，待兩者穩定後釋放 RESET，最後致能背光。原因是驅動 IC 的內部位準移位器與 ESD 保護二極體以 VDD 為參考。若 AVDD 在 VDD 仍為零時出現，這些接面可能經由寄生路徑被正向偏壓。

典型順序與延遲預算

精確數值屬於面板規格書，但安全順序的形狀在工業模組間一致。實用的設計目標如下：

• VDD 與 VDDIO 一起斜坡，或 VDDIO 略晚於 VDD；任一類比電軌前兩者皆入容差。
• AVDD 在 VDD 有效後 1–10 ms 致能，具受控斜率率而非硬切換。
• RESET 在 VDD 與 AVDD 皆入容差後保持低電位至少 10 ms，再以乾淨邊緣釋放。
• 背光致能延遲至首個有效幀開始寫入後，通常在 RESET 釋放後 20–100 ms，以避免未初始化內容的可見閃現。

這些是一般工程參考值，非任何特定模組的規格。務必依你整合面板的驅動 IC 規格書確認最小與最大延遲。

當主機違反順序時會發生什麼

最常見的失效是閂鎖。若 AVDD 在 VDD 前上升，電流可流經每顆 CMOS 驅動 IC 中都存在的寄生 SCR 結構。一旦觸發，SCR 持續導通直到移除電源，且局部電流密度可能摧毀金屬走線或接合線。症狀常是實驗台上正常、在現場經數次熱循環後失效的模組。

第二種失效模式是邏輯毀損而非破壞。若 RESET 在 VDD 穩定前釋放，驅動 IC 可能閂鎖未定義的暫存器狀態。面板可能顯示偏移影像、反轉 gamma，或完全無影像，且軟重置並不總能清除。第三種模式與突波相關：同時致能 AVDD 與背光升壓可能將輸入電軌拉低於監控器閾值，造成欠壓重啟迴圈。

設計穩健的排序電路

最乾淨的方法是專用監控器加負載開關，而非依賴來自主電軌的 RC 延遲。具可程式化閾值的監控器監控 VDD，僅在 VDD 真正入容差時斷言 PGOOD，而該 PGOOD 閘控 AVDD 負載開關。第二級延遲隨後釋放 RESET，再之後致能背光。

關鍵佈局與元件要點：

• 在 AVDD 上使用具受控軟啟動的負載開關以限制 dI/dt；硬切換的 AVDD 可能振鈴並超出絕對最大值。
• 保持 RESET 網路短，並在驅動 IC 端加串聯電阻以阻尼反射；RESET 是高阻抗輸入，易被毀損。
• 以小型陶瓷電容加電容為每個域局部去耦，並將電容置於負載開關輸出，而非連接器。
• 背光致能由僅在顯示初始化序列完成後才驅動的 GPIO 閘控，絕非來自電軌衍生的 RC 節點。

關機是鏡像

關電是許多設計悄悄失效之處。安全順序是上電的反向：先禁背光，再斷言 RESET 低電位，再移除 AVDD，只有此後才移除 VDD 與 VDDIO。若 AVDD 在 VDD 仍在時移除，類比電軌上的殘餘電荷可能使驅動 IC 處於不確定狀態；若先移除 VDD，ESD 二極體可能再次導通。

在具共享 3.3 V 或 5 V 電軌的系統中，監控器應在電軌下降時保持 RESET 斷言，使驅動 IC 在其電源崩塌前處於已知狀態。具內建重置輸出、可追蹤 VDD 降至約 1 V 的監控器，遠比簡單 RC 網路可靠。

在實驗台驗證順序

勿信賴原理圖審查。以四通道示波器在上電與下電時擷取 VDD、AVDD、RESET 與背光致能，並在產品將面臨的溫度極端重複。檢查斜坡單調性、電軌間延遲，以及 RESET 是否在完整所需期間保持低於驅動 IC 的 VIL。再以快速與慢速輸入電源重複測試，因為具軟斜坡的實驗台電源可能隱藏熱插拔事件會暴露的排序錯誤。

若你將模組整合進必須滿足鐵道運輸或醫療標準的系統，排序需求是系統級設計任務；模組規格書給出面板極限，主機板必須在所有操作條件下保證它們。

常見問題

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