PCLK- & Bandbreitenrechner
Geben Sie Auflösung und Bildrate ein, um den Pixel-Takt und die benötigte Interface-Bandbreite zu erhalten — bevor Sie sich auf ein Interface oder einen Treiber-IC festlegen.
Ergebnisse sind Engineering-Schätzungen für die erste Dimensionierung — vor dem Design-Freeze immer mit dem Modul-Datenblatt abgleichen.
PCLK = (Haktiv+Hblank) × (Vaktiv+Vblank) × FPS. LVDS-Nutzlast nimmt 7-Bit-Seriell pro Paar auf 4 Datenpaaren an; MIPI DSI nimmt RGB888-Video-Modus ohne Kompression an. Für exaktes Blanking das Timing-Template Ihres SoC verwenden.
FAQ
Welche Blanking-Werte sollte ich verwenden?
Belassen Sie das Blanking bei 0, wendet das Werkzeug eine typische automatische Schätzung von 10 Prozent horizontal und 5 Prozent vertikal an. Für die Produktion verwenden Sie die exakten Porch-Werte aus Ihrer SoC-Timing-Vorlage.
Deckt das die MIPI-DSI-Bandbreite ab?
Ja — es schätzt die MIPI-DSI-Nutzlast unter Annahme des RGB888-Videomodus ohne Komprimierung sowie Single- und Dual-Link-LVDS. Die Lane- und D-PHY-Planung für DSI ist ein separater Schritt.
Wann sollte ich den PCLK- und Bandbreitenrechner verwenden?
Nutzen Sie ihn, bevor Sie sich auf eine Schnittstelle oder einen Treiber-IC festlegen: Geben Sie Auflösung und Bildrate ein, um den Pixel-Takt und die RGB-, LVDS- und MIPI-Bandbreite zu erhalten, die das Design bewältigen muss.
Was bedeuten Leitungskodierung und lanes für die Bandbreite?
Die Leitungskodierung fügt Overhead hinzu: 8b/10b kostet 25 Prozent (×1.25) und 128b/132b etwa 3 Prozent (×1.03). Serielle Links verteilen die kodierte Rate auf die lanes, sodass ein 4-lane MIPI DSI- oder eDP-Link etwa ein Viertel des Gesamtwerts pro lane trägt. Vergleichen Sie Ihre Rate pro lane mit dem PHY-Limit (MIPI DSI ≤1.5, eDP HBR2 ≤5.4, DP HBR3 ≤8.1 Gbps pro lane).
Senden Sie Ihre Anforderungen zu Timing, Helligkeit oder Umgebung — ein Anwendungsingenieur antwortet innerhalb von 24 Stunden mit passenden Lagermodellen und einem Angebot.
Sprechen Sie mit RONEN →