免責聲明：所有工具輸出均為初步工程估算，僅供參考。試產與量產前，所有設計參數皆須以官方規格書並經 ODMLCD 工程團隊確認。本工具不就任何基於估算結果之直接或間接設計決策承擔責任。
PCLK 與頻寬計算器
輸入解析度與幀率，得出像素時鐘與其要求的介面頻寬——在您敲定介面或驅動 IC 之前。
輸入數值後按「計算」。
僅為估算結果 — 最終設計請與我們的工程師確認。
結果為前期選型用的工程估算——設計凍結前務必對照模組規格書確認。
PCLK = (H有效+H消隱) × (V有效+V消隱) × 幀率。LVDS 載荷按 4 對資料線、每對 7 位元串行假設；MIPI DSI 按無壓縮 RGB888 video mode 假設。精確消隱請使用您 SoC 的時序模板。
FAQ
應該使用什麼 blanking 值？
若 blanking 留 0，工具會套用典型的自動估算：水平 10%、垂直 5%。量產請使用您 SoC 時序範本中的準確 porch 值。
這涵蓋 MIPI DSI 頻寬嗎？
涵蓋——在無壓縮的 RGB888 視訊模式下估算 MIPI DSI 負載，以及單鏈與雙鏈 LVDS。DSI 的 lane 與 D-PHY 規劃是另一步驟。
何時應該使用 PCLK 與頻寬計算器？
請在確定介面或驅動 IC 之前使用：輸入解析度與更新率，即可取得設計必須承載的像素時脈，以及 RGB、LVDS 與 MIPI 頻寬。
鏈路編碼與 lanes 對頻寬有何意義？
線路編碼會增加額外開銷：8b/10b 為 25% (×1.25)，128b/132b 約 3% (×1.03)。串列鏈路會把編碼後的速率分配到 lanes，因此 4 lanes 的 MIPI DSI 或 eDP 鏈路，每 lane 約承載總量的四分之一。請將您的每 lane 速率與 PHY 上限比較 (MIPI DSI ≤1.5、eDP HBR2 ≤5.4、DP HBR3 ≤8.1 Gbps per lane)。